職位

・高級工程師

經驗與知識

・大型 RTL 設計超過 100k 閘在 Verilog HDL 和 VHDL 中，包括架構調查、邏輯設計、邏輯驗證、關鍵路徑的時間優化

・從規範中提取驗證項目

・創建測試平台並在平台上進行驗證

教育背景

・計算機工程、電子學、電子與通信工程、計算機科學或類似課程的學士學位

語言

・英語

・日語（非必需）

工作日及工作時間

週一至週五，上午 8 點至下午 5 點

工作地點

・菲律賓

・德國

・日本

請參考職位描述。